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Super-FinSim是頂級的線性FinSim Verilog仿真器，從1993年放出第一款FinSim Verilog仿真器至今，FinSim Verilog已經引入了許多嶄新的功能：混合編譯和解釋型仿真，仿真工廠可以讓工程師管理數以百計的同步仿真、分離和增量編譯、高性能保存和重啟、直接集成C代碼，無須PLI。

Super-FinSim 仿真環境由一個附帶OVI的Virology編譯器，一個仿真構件和一個仿真內核組成。Verilog編譯器用於（1）檢查設計的句法和語意的正確性，（2）依據設計要求產生配置仿真內核所要求的代碼和數據。（3）選擇性的產生一個供其它應用程序處理的中間格式表達。仿真構件用於鏈接構成一個仿真器所需要的所有文件，例如，編譯器的輸出和仿真內核。主C鏈接器用於此目的。仿真內核是所有Veilog設計仿真公共代碼。一旦配置完成，仿真內核就成為一個定制的Verilog設計的仿真器。Super-FinSim的仿真器可以運行

Super-FinSim Verilog 編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分析器。此外，分析器能產生標明潛在設計錯誤的警告信息代碼，例如，交換一個越界的數組元素。

Super-FinSim Verilog 編譯器支持來自Verilog-XL的一些編譯器選項，包括控制庫搜索功能的選項。為便於引用命令文件同樣得到支持。必需事先指定希望的Super-FinSim 仿真器模式，不管是編譯，解釋或編譯、解釋的混合狀態。如果不指定，Super-FinSim將會試圖仿真編譯模式下的整個設計，如果發現了一個許可的編譯仿真器，否則，將在解釋模式仿真設計。所有的編譯信息儲存在登記文件‘finvc.log’。

Super-FinSim仿真器使用仿真內核的波形例程接口支持實時波形顯示。最近的Super-FinSim從數據I/O的工程捕捉系統（ECS）和Veribest’s Veriscope支持實時波形顯示。用ECS波形顯示構造仿真器，必須指定選項‘-ecs’。用Veriscope波形顯示構造仿真器，必須指定選項‘-veriscope’。


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