中文名: 電子設計/IO智能核檢軟件
英文名: HDL Works IO Checker
資源格式: 壓縮包
版本: v2.2 R3
發行時間: 2012年
制作發行: HDL Works
語言: 英文
簡介:




軟件類型：軟件>行業軟件
軟件性質：破解軟件
操作系統：Windows
應用平台：Winall
問題反饋：http://www.hdlworks.com/support/index.html
網站鏈接：http://www.hdlworks.com/products/iochecker/index.html
軟件簡介 :
當使用大型FPGA上確保FPGA的引腳連接到正確的信號PCB的是一個繁重的任務。FPGA側的引腳分配形式在FPGA上實現的邏輯頂層的HDL信號。PCB上側引腳連接到正確的網，將連接在PCB上其他元件。由於FPGA和PCB的實施往往是並行完成，所使用的信號名稱並不總是相同。為了使事情更糟糕的，它往往是要執行針掉期，以防止PCB布線問題。這些引腳互換FPGA和PCB。由於這是幾乎總是體力勞動，和當前的設備已超過1500針，一個錯誤是很容易的。
Verifing一個FPGA在6分鐘內
驗證的FPGA
智能驗證在6分鐘內
IO檢查使用規則（基於正則表達式）在FPGA和PCB設計環境相匹配的信號名稱。它允許工具來驗證匹配的群體雖然單個信號仍然可以有所不同。這些規則可以自動生成由設計師微調。自動化的方法往往會匹配所有器件引腳的80％至90％。
檢查的IO的靈活性，允許它在任何設計流程中使用，不需要任何的設計方法。在與排序的問題的看法相結合的規則發生器，使工程師能夠驗證在半小時內1000 +引腳設備。
一旦該項目及其規則的定義，它是一個簡單的任務，以保持FPGA和PCB數據的一致性。所有過時的文件是在一個動作處理，並報告所有的改變都。
在6分鐘內創建的約束
創建約束
在6分鐘內
IO檢查概述
特點和優點
比較FPGA和PCB的引腳名使用正則表達式
創建和更新FPGA約束文件
自動規則生成363
電源引腳的電壓檢查
用戶指示接受驗證差異
單擊驗證和一致性
報告增量的變化，在引腳和淨列表
集中在十幾差異，而不是千行
適用於任何設計流程
HTML報告

資源更新列表
http://www.VeryCD.com/i/5190747/create/fol...postTime
When using large FPGA's on a PCB making sure that the FPGA pins are connected to the right signals is a cumbersome task. On the FPGA side the pins are assigned to the HDL signals that form the toplevel of the logic implemented on the FPGA. On the PCB side the pins have to be connected to the proper net that will connect it to other components on the PCB. Because implementation of FPGA and PCB is often done in parallel, the signal names used are not always identical. To make things even worse, it is often necessary to perform pin swaps to prevent PCB routing problems. These pin swaps have to be made both on the FPGA and the PCB. As this is almost always manual work, and current devices have over 1500 pins, a mistake is easily made.
Intelligent Verification
IO Checker uses rules (based on regular expressions) to match the signal names in both the FPGA and PCB design environment. It allows the tool to validate groups of matches although individual signals can still differ. The rules can be generated automatically and be fine-tuned by the designer. The automated approach will often match 80% to 90% of all device pins.
The flexibility of IO Checker allows it to be used in any design flow and does not require any design methodology. The rules generator in combination with the sorted problem view allows engineers to validate a 1000+ pins device in half an hour.
Once the project and its rules are defined it is a simple task to keep the FPGA and PCB data consistent. All out-of-date files are processed in one action and all changes are reported.
Features & Benefits
- Compare FPGA and PCB pin names using regular expressions
- Create & update FPGA constraint file
- Automatic rule generation
- Voltage checks for power pins
- User directed acceptance of verified differences
- One click verification and consistency
- Reports incremental changes in pin- and net list
- Concentrate on a dozen differences instead of a thousand lines
- Fits in any design flow
- HTML report
Home Page - http://www.hdlworks.com/products/iochecker/index.html
代碼

    ²
    ²²ÜÜÜÜ
    Þ²ÛÛÛÝ
    Þ²ÛÛÛÝ                                    ß       ÜÜÜÜÜÜÜÜÛÜÜ
    ÞÛÛÛÛÝßßßßßßßßÛÛÜÜ  ÜÜÜÛßßßßßßßÛÛÜÜ    ÜÜ ² ÜÛßßßßßß ÜÜÜ ßÛÛßßßßßßßßßßßßÛÜÜ
    ÞÛÛÛÛÛßßßÛÛÛÛÜÜÜ ßÛÛß ÜÜÜÛÛßßÛÜÜÜ ßßßÛÛß  ²ÜÜÜÜÛÛßßßÛÛÛÛÛÝß ÜÛÛÛÜÛßßÛÛÛÜÜÜ ß
    ÛÛÛÛÛÛ     ßÛÛÛÛÛÜ  ÜÛÛÛÛß    ßÛÛÛÛÛÜ Ý ÜÛ²ÛÛÛß     ÞÛÛÛÛÛ ÛÛÛÛÛß    ßÛÛÛÛÛÛÜ
    ÞÛÛÛÛÝ      ÞÛÛÛÛÛ ÛÛÛÛÛÝ      ÞÛÛÛÛÛÝ ÞÛ²²ÛÛ        ÛÛÛÛÛÝÞÛÛÛÝ      ÞÛÛÛÛÛÛÝ
    ÞÛÛÛÛÝ       ÛÛÛÛÝÞÛÛÛÛÛ      ÜÛÛÛÛß   Ûß²²ÛÝ        ÞÛÛÛÛÝÞÛÛÛÝ       ÛÛÛÛÛÛÛ
    ÞÛÛÛÛÝ       ÛÛÛÛ ÛÛÛÛÛÝ   ÜÜÛßßß     ÜÜÜÛ²ÛÝ        ÞÛÛÛÛÝÞÛÛÛÝ       ÛÛÛÛÛÛÛÝ
    ÞÛÛÛÛÝ       ÛÛÛÛÝÞ²ÛÛÛÛ          ÜÜÛÛÛÛÛÛ²ÞÛ        ÞÛÛÛÛÝÞÛÛÛÝ       ÞÛÛÛÛÛÛÝ
    ÞÛÛÛÛÝ °°°° ÞÛÛÛÛÛ²²ÛÛÛÛÝ °°°°° ÜÛÛÛÛÛÛÛÛÛ² ÛÝ °°°°° ÛÛÛÛÛÝÞÛÛÛÝ °°°°° ÞÛÛÛÛÛÛÛ
    ÞÛÛÛÛÝ     ÜÛÛÛÛÛÛ²²ÛÛÛÛÛÝ       ÛÛÛÛÛÛÛÛÛÛÝÞÛÜ     ÞÛÛÛÛÛÝÞÛÛÛÝ       ÞÛÛÛÛÛÛÝ
    ÞÛÛÛÛÝ   ÜÛÛÛÛÛß Ü ²ßÛÛÛÛÛÜ      ÞÛÛÛÛÛÛÛÛÛÛ ßÛÛÜÜܲßÛÛÛÛÛÝÞÛÛÛÝ       ÛÛÛÛÛÛÛ
    ßßßßßÛÜßßßß ÜÜÜÜÛÛÛÛÜ  ßßßßßßÛÜÜÜÛÛÛÛßßßß ÜÜÜÜÜÜÜÜܲ ßßßßß ßßßßß ÜÜÜÜ ÞÛÛÛÛÛÛß
    ßßßÛÜÜÜÜÛßßßßß     ßßßßßßßßÛÜÜÜÜÜÜÜÜÜÜÛßßßßsQz²ßßßßßßßßßßßßßßßß  Ûßßß 
                                                                         ²ß
                                                                        ß²
     ÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜ
    ÛÛÛßßß                                                                   ßßßÛÛÛ
    Ûß                     IO Checker v2.2 R3 (C) HDL Works                      ßÛ
    Ûß                                                                           ßÜ
    ² ÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ ²
    ±   Disks: 7 x 5,00mb                             Date : December 22, 2012    ±
    °   OS   : Windows                                Type : Crack                °
     Ü  ÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜ  ÜÜ   Ü
    ßÜßß
    Ûß
    ²  Release Description:
    ±  ~~~~~~~~~~~~~~~~~~~
       Verifying hundreds of FPGA IO pins between PCB and FPGA in minutes       
       - When using large FPGA's on a PCB making sure that the FPGA pins are
         connected to the right signals is a cumbersome task. On the FPGA side
         the pins are assigned to the HDL signals that form the toplevel of the
         logic implemented on the FPGA. On the PCB side the pins have to be
         connected to the proper net that will connect it to other components
         on the PCB. Because implementation of FPGA and PCB is often done in
         parallel, the signal names used are not always identical. To make
         things even worse, it is often necessary to perform pin swaps to
         prevent PCB routing problems. These pin swaps have to be made both
         on the FPGA and the PCB. As this is almost always manual work, and
         current devices have over 1500 pins, a mistake is easily made.
       Intelligent Verification
       - IO Checker uses rules (based on regular expressions) to match the
         signal names in both the FPGA and PCB design environment. It allows
         the tool to validate groups of matches although individual signals can
         still differ. The rules can be generated automatically and be fine-tuned
         by the designer. The automated approach will often match 80% to 90% of
         all device pins.
       - The flexibility of IO Checker allows it to be used in any design flow
         and does not require any design methodology. The rules generator in
         combination with the sorted problem view allows engineers to validate
         a 1000+ pins device in half an hour.
       - Once the project and its rules are defined it is a simple task to keep
         the FPGA and PCB data consistent. All out-of-date files are processed in
         one action and all changes are reported.
    °
     Ü  ÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜ  ÜÜ   Ü
    ßÜßß
    Ûß Installation:
    ²  """""""""""""""
    ±  Just unpack and install. Unrar crack.rar to installdir\bin\pc.
    ° 
     Ü  ÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜ  ÜÜ   Ü
    ßÜßß
    Ûß Greetz:
    ²  """""""""""""""
    °
     Ü  ÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜÜ  ÜÜ   Ü
    ßÜßß
    Ûß Contact Us:
    ²  """""""""""""""
    ±
    °
    ßßÛÜÜÜÜ Ü                                                             Ü ÜÜÜÜÛßß
      ßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßßß